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SoC設(shè)計(jì)工程師

40-80萬/年

學(xué)歷要求：本科及以上
工作經(jīng)驗(yàn)：不限
更新時(shí)間： 2025-05-04

招聘人數(shù)： 5
招聘對(duì)象：應(yīng)屆畢業(yè)生
工作地區(qū)：廣東-深圳市-南山區(qū)

曾源人事經(jīng)理三個(gè)月內(nèi)活躍

崗位職責(zé)
1.負(fù)責(zé)SOC頂層集成工作2.根據(jù)產(chǎn)品需求基于公司RISC-V CPU內(nèi)核進(jìn)行SOC的頂層設(shè)計(jì)和集成各類IP3.微架構(gòu)和實(shí)現(xiàn)4.能夠在功能性能功率和面積要求之間做出合理的權(quán)衡5.參與設(shè)計(jì)和代碼審查6.能夠計(jì)劃和跟蹤任務(wù)以達(dá)到目標(biāo)日期7.優(yōu)化芯片的時(shí)鐘及功耗8.為模擬仿真過程中的芯片功能和性能調(diào)試提供支持

崗位要求
1.電子計(jì)算機(jī)物理數(shù)學(xué)等相關(guān)理工科專業(yè)碩士或博士學(xué)歷2.優(yōu)先考慮對(duì)PCIE協(xié)議有經(jīng)驗(yàn)的候選人3.具備使用System Verilog進(jìn)行RTL設(shè)計(jì)的經(jīng)驗(yàn)4.能熟練使用python/perl等腳本進(jìn)行開發(fā)工作5.具備功耗優(yōu)化相關(guān)知識(shí)6.對(duì)RISC-V指令集CPU體系架構(gòu)存儲(chǔ)器分級(jí)體系有所了解將優(yōu)先考慮7.熟悉常見的總線協(xié)議如CHI, AXIAHBAPB等有能力進(jìn)行總線的開發(fā)及實(shí)現(xiàn)工作8.熟練掌握I2C,SPI,I2S,UART等慢速外設(shè)的集成9.熟悉DDRSDIO等高速外設(shè)的集成10.熟悉數(shù)字電路的全流程設(shè)計(jì)包括從前端文檔RTL設(shè)計(jì)驗(yàn)證到后端實(shí)現(xiàn)封裝及PCB板的設(shè)計(jì)以及回片后的樣片測(cè)試能主導(dǎo)/協(xié)調(diào)解決在全流程設(shè)計(jì)過程中碰到的實(shí)際工程問題11.熟悉仿真技術(shù)為佳如ZebuFPGA

職位類別：系統(tǒng)工程師

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